Segundo uma matéria publicada pelo site Wccftech fontes, a AMD está trabalhando em um novo projeto para o AMD Milan.

Tudo leva a crer que teremos pelo menos uma variante do Milan com 14 dies/tiles em comparação com os 8 do processador Rome. Por enquanto, todos eles não podem ser blocos de processamento por causa das limitações de hardware.

Com base nisso, alguns dos tiles do processador estarão totalmente vinculados à memória HBM.

Para se ter uma ideia do que isto realmente significa, o padrão DDR4 de 8 canais possui largura de banda suficiente para lidar com apenas 10 CPUs Die (80 núcleos de CPU) no máximo. Isso significa que estamos diante de um design com 8 die ou um design com 10 die.

Deixando o IO die de lado, sobram 6 ou 4 tiles inexplicados e que provavelmente a AMD os abandonou como memória HBM.

A memória HBM pode oferecer uma aceleração substancial, isso significa que, a menos que a AMD decida por adiar essa variante até o DDR5, estamos diante de uma configuração 8 + 6 + 1 (CPU + HBM + IO) ou uma configuração 10 + 4 + 1 (CPU + HBM + IO ).

Um design baseado no interposer com o HBM onboard seria capaz de oferecer tempos de acesso e transferência muito mais rápidos do que memórias tradicionais baseada em DDR, onde o canal DDR pode atuar como um gargalo.

Com a interconexão, IO e interposer, o único gargalo entre os núcleos da CPU é a memória HBM. Isto resultará em algumas acelerações significativas para aplicativos que dependem muito da memória, considerando que essa configuração resultará em memória padrão mais rápida que a que temos atualmente (RAM).

Vale ressaltar que vazamentos anteriores apontaram para o AMD Milan com um design 8 + 1. Dependendo de como interpretamos isto, pode significar que o Milan realmente tem duas variantes: uma exótica e uma normal.

Também vale ressaltar que a principal razão pela qual achamos que a AMD está desenvolvendo um projeto integrado de HBM é por causa das limitações do DDR4, algo que o DDR5 potencialmente poderá resolver.

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